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Diffstat (limited to 'firmware/target/mips/ingenic_x1000/x1000/gpio.h')
-rw-r--r-- | firmware/target/mips/ingenic_x1000/x1000/gpio.h | 196 |
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diff --git a/firmware/target/mips/ingenic_x1000/x1000/gpio.h b/firmware/target/mips/ingenic_x1000/x1000/gpio.h new file mode 100644 index 0000000000..6bba343cf6 --- /dev/null +++ b/firmware/target/mips/ingenic_x1000/x1000/gpio.h | |||
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2 | * __________ __ ___. | ||
3 | * Open \______ \ ____ ____ | | _\_ |__ _______ ___ | ||
4 | * Source | _// _ \_/ ___\| |/ /| __ \ / _ \ \/ / | ||
5 | * Jukebox | | ( <_> ) \___| < | \_\ ( <_> > < < | ||
6 | * Firmware |____|_ /\____/ \___ >__|_ \|___ /\____/__/\_ \ | ||
7 | * \/ \/ \/ \/ \/ | ||
8 | * This file was automatically generated by headergen, DO NOT EDIT it. | ||
9 | * headergen version: 3.0.0 | ||
10 | * x1000 version: 1.0 | ||
11 | * x1000 authors: Aidan MacDonald | ||
12 | * | ||
13 | * Copyright (C) 2015 by the authors | ||
14 | * | ||
15 | * This program is free software; you can redistribute it and/or | ||
16 | * modify it under the terms of the GNU General Public License | ||
17 | * as published by the Free Software Foundation; either version 2 | ||
18 | * of the License, or (at your option) any later version. | ||
19 | * | ||
20 | * This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY | ||
21 | * KIND, either express or implied. | ||
22 | * | ||
23 | ****************************************************************************/ | ||
24 | #ifndef __HEADERGEN_GPIO_H__ | ||
25 | #define __HEADERGEN_GPIO_H__ | ||
26 | |||
27 | #include "macro.h" | ||
28 | |||
29 | #define REG_GPIO_C_GLITCH_CFG0 jz_reg(GPIO_C_GLITCH_CFG0) | ||
30 | #define JA_GPIO_C_GLITCH_CFG0 (0xb0010000 + 0x200 + 0x800) | ||
31 | #define JT_GPIO_C_GLITCH_CFG0 JIO_32_RW | ||
32 | #define JN_GPIO_C_GLITCH_CFG0 GPIO_C_GLITCH_CFG0 | ||
33 | #define JI_GPIO_C_GLITCH_CFG0 | ||
34 | #define REG_GPIO_C_GLITCH_CFG0_SET jz_reg(GPIO_C_GLITCH_CFG0_SET) | ||
35 | #define JA_GPIO_C_GLITCH_CFG0_SET (JA_GPIO_C_GLITCH_CFG0 + 0x4) | ||
36 | #define JT_GPIO_C_GLITCH_CFG0_SET JIO_32_WO | ||
37 | #define JN_GPIO_C_GLITCH_CFG0_SET GPIO_C_GLITCH_CFG0 | ||
38 | #define JI_GPIO_C_GLITCH_CFG0_SET | ||
39 | #define REG_GPIO_C_GLITCH_CFG0_CLR jz_reg(GPIO_C_GLITCH_CFG0_CLR) | ||
40 | #define JA_GPIO_C_GLITCH_CFG0_CLR (JA_GPIO_C_GLITCH_CFG0 + 0x8) | ||
41 | #define JT_GPIO_C_GLITCH_CFG0_CLR JIO_32_WO | ||
42 | #define JN_GPIO_C_GLITCH_CFG0_CLR GPIO_C_GLITCH_CFG0 | ||
43 | #define JI_GPIO_C_GLITCH_CFG0_CLR | ||
44 | |||
45 | #define REG_GPIO_C_GLITCH_CFG1 jz_reg(GPIO_C_GLITCH_CFG1) | ||
46 | #define JA_GPIO_C_GLITCH_CFG1 (0xb0010000 + 0x200 + 0x810) | ||
47 | #define JT_GPIO_C_GLITCH_CFG1 JIO_32_RW | ||
48 | #define JN_GPIO_C_GLITCH_CFG1 GPIO_C_GLITCH_CFG1 | ||
49 | #define JI_GPIO_C_GLITCH_CFG1 | ||
50 | #define REG_GPIO_C_GLITCH_CFG1_SET jz_reg(GPIO_C_GLITCH_CFG1_SET) | ||
51 | #define JA_GPIO_C_GLITCH_CFG1_SET (JA_GPIO_C_GLITCH_CFG1 + 0x4) | ||
52 | #define JT_GPIO_C_GLITCH_CFG1_SET JIO_32_WO | ||
53 | #define JN_GPIO_C_GLITCH_CFG1_SET GPIO_C_GLITCH_CFG1 | ||
54 | #define JI_GPIO_C_GLITCH_CFG1_SET | ||
55 | #define REG_GPIO_C_GLITCH_CFG1_CLR jz_reg(GPIO_C_GLITCH_CFG1_CLR) | ||
56 | #define JA_GPIO_C_GLITCH_CFG1_CLR (JA_GPIO_C_GLITCH_CFG1 + 0x8) | ||
57 | #define JT_GPIO_C_GLITCH_CFG1_CLR JIO_32_WO | ||
58 | #define JN_GPIO_C_GLITCH_CFG1_CLR GPIO_C_GLITCH_CFG1 | ||
59 | #define JI_GPIO_C_GLITCH_CFG1_CLR | ||
60 | |||
61 | #define REG_GPIO_C_GLITCH_CFG2 jz_reg(GPIO_C_GLITCH_CFG2) | ||
62 | #define JA_GPIO_C_GLITCH_CFG2 (0xb0010000 + 0x200 + 0x820) | ||
63 | #define JT_GPIO_C_GLITCH_CFG2 JIO_32_RW | ||
64 | #define JN_GPIO_C_GLITCH_CFG2 GPIO_C_GLITCH_CFG2 | ||
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66 | #define REG_GPIO_C_GLITCH_CFG2_SET jz_reg(GPIO_C_GLITCH_CFG2_SET) | ||
67 | #define JA_GPIO_C_GLITCH_CFG2_SET (JA_GPIO_C_GLITCH_CFG2 + 0x4) | ||
68 | #define JT_GPIO_C_GLITCH_CFG2_SET JIO_32_WO | ||
69 | #define JN_GPIO_C_GLITCH_CFG2_SET GPIO_C_GLITCH_CFG2 | ||
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71 | #define REG_GPIO_C_GLITCH_CFG2_CLR jz_reg(GPIO_C_GLITCH_CFG2_CLR) | ||
72 | #define JA_GPIO_C_GLITCH_CFG2_CLR (JA_GPIO_C_GLITCH_CFG2 + 0x8) | ||
73 | #define JT_GPIO_C_GLITCH_CFG2_CLR JIO_32_WO | ||
74 | #define JN_GPIO_C_GLITCH_CFG2_CLR GPIO_C_GLITCH_CFG2 | ||
75 | #define JI_GPIO_C_GLITCH_CFG2_CLR | ||
76 | |||
77 | #define REG_GPIO_C_GLITCH_CFG3 jz_reg(GPIO_C_GLITCH_CFG3) | ||
78 | #define JA_GPIO_C_GLITCH_CFG3 (0xb0010000 + 0x200 + 0x830) | ||
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83 | #define JA_GPIO_C_GLITCH_CFG3_SET (JA_GPIO_C_GLITCH_CFG3 + 0x4) | ||
84 | #define JT_GPIO_C_GLITCH_CFG3_SET JIO_32_WO | ||
85 | #define JN_GPIO_C_GLITCH_CFG3_SET GPIO_C_GLITCH_CFG3 | ||
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87 | #define REG_GPIO_C_GLITCH_CFG3_CLR jz_reg(GPIO_C_GLITCH_CFG3_CLR) | ||
88 | #define JA_GPIO_C_GLITCH_CFG3_CLR (JA_GPIO_C_GLITCH_CFG3 + 0x8) | ||
89 | #define JT_GPIO_C_GLITCH_CFG3_CLR JIO_32_WO | ||
90 | #define JN_GPIO_C_GLITCH_CFG3_CLR GPIO_C_GLITCH_CFG3 | ||
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92 | |||
93 | #define REG_GPIO_PIN(_n1) jz_reg(GPIO_PIN(_n1)) | ||
94 | #define JA_GPIO_PIN(_n1) (0xb0010000 + 0x0 + (_n1) * 0x100) | ||
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107 | #define JN_GPIO_INT_SET(_n1) GPIO_INT | ||
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109 | #define REG_GPIO_INT_CLR(_n1) jz_reg(GPIO_INT_CLR(_n1)) | ||
110 | #define JA_GPIO_INT_CLR(_n1) (JA_GPIO_INT(_n1) + 0x8) | ||
111 | #define JT_GPIO_INT_CLR(_n1) JIO_32_WO | ||
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146 | |||
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181 | #define JT_GPIO_PULL_SET(_n1) JIO_32_WO | ||
182 | #define JN_GPIO_PULL_SET(_n1) GPIO_PULL | ||
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184 | #define REG_GPIO_PULL_CLR(_n1) jz_reg(GPIO_PULL_CLR(_n1)) | ||
185 | #define JA_GPIO_PULL_CLR(_n1) (JA_GPIO_PULL(_n1) + 0x8) | ||
186 | #define JT_GPIO_PULL_CLR(_n1) JIO_32_WO | ||
187 | #define JN_GPIO_PULL_CLR(_n1) GPIO_PULL | ||
188 | #define JI_GPIO_PULL_CLR(_n1) (_n1) | ||
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190 | #define REG_GPIO_Z_GID2LD jz_reg(GPIO_Z_GID2LD) | ||
191 | #define JA_GPIO_Z_GID2LD (0xb0010000 + 0x7f0) | ||
192 | #define JT_GPIO_Z_GID2LD JIO_32_RW | ||
193 | #define JN_GPIO_Z_GID2LD GPIO_Z_GID2LD | ||
194 | #define JI_GPIO_Z_GID2LD | ||
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196 | #endif /* __HEADERGEN_GPIO_H__*/ | ||