New port: FiiO M3K on bare metal

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new file mode 100644
index 0000000000..6bba343cf6
--- /dev/null
+++ b/firmware/target/mips/ingenic_x1000/x1000/gpio.h
@@ -0,0 +1,196 @@
+/***************************************************************************
+ *             __________               __   ___.
+ *   Open      \______   \ ____   ____ |  | _\_ |__   _______  ___
+ *   Source     |       _//  _ \_/ ___\|  |/ /| __ \ /  _ \  \/  /
+ *   Jukebox    |    |   (  <_> )  \___|    < | \_\ (  <_> > <  <
+ *   Firmware   |____|_  /\____/ \___  >__|_ \|___  /\____/__/\_ \
+ *                     \/            \/     \/    \/            \/
+ * This file was automatically generated by headergen, DO NOT EDIT it.
+ * headergen version: 3.0.0
+ * x1000 version: 1.0
+ * x1000 authors: Aidan MacDonald
+ *
+ * Copyright (C) 2015 by the authors
+ *
+ * This program is free software; you can redistribute it and/or
+ * modify it under the terms of the GNU General Public License
+ * as published by the Free Software Foundation; either version 2
+ * of the License, or (at your option) any later version.
+ *
+ * This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY
+ * KIND, either express or implied.
+ *
+ ****************************************************************************/
+#ifndef __HEADERGEN_GPIO_H__
+#define __HEADERGEN_GPIO_H__
+
+#include "macro.h"
+
+#define REG_GPIO_C_GLITCH_CFG0      jz_reg(GPIO_C_GLITCH_CFG0)
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+#define REG_GPIO_C_GLITCH_CFG0_CLR  jz_reg(GPIO_C_GLITCH_CFG0_CLR)
+#define JA_GPIO_C_GLITCH_CFG0_CLR   (JA_GPIO_C_GLITCH_CFG0 + 0x8)
+#define JT_GPIO_C_GLITCH_CFG0_CLR   JIO_32_WO
+#define JN_GPIO_C_GLITCH_CFG0_CLR   GPIO_C_GLITCH_CFG0
+#define JI_GPIO_C_GLITCH_CFG0_CLR   
+
+#define REG_GPIO_C_GLITCH_CFG1      jz_reg(GPIO_C_GLITCH_CFG1)
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+#define JN_GPIO_C_GLITCH_CFG1       GPIO_C_GLITCH_CFG1
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+#define JA_GPIO_C_GLITCH_CFG1_SET   (JA_GPIO_C_GLITCH_CFG1 + 0x4)
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+#define JI_GPIO_C_GLITCH_CFG1_SET   
+#define REG_GPIO_C_GLITCH_CFG1_CLR  jz_reg(GPIO_C_GLITCH_CFG1_CLR)
+#define JA_GPIO_C_GLITCH_CFG1_CLR   (JA_GPIO_C_GLITCH_CFG1 + 0x8)
+#define JT_GPIO_C_GLITCH_CFG1_CLR   JIO_32_WO
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+#define JI_GPIO_C_GLITCH_CFG1_CLR   
+
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+#define JA_GPIO_C_GLITCH_CFG2_CLR   (JA_GPIO_C_GLITCH_CFG2 + 0x8)
+#define JT_GPIO_C_GLITCH_CFG2_CLR   JIO_32_WO
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+
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+
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+
+#define REG_GPIO_INT(_n1)       jz_reg(GPIO_INT(_n1))
+#define JA_GPIO_INT(_n1)        (0xb0010000 + 0x10 + (_n1) * 0x100)
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+#define JA_GPIO_INT_SET(_n1)    (JA_GPIO_INT(_n1) + 0x4)
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+#define JA_GPIO_MSK_CLR(_n1)    (JA_GPIO_MSK(_n1) + 0x8)
+#define JT_GPIO_MSK_CLR(_n1)    JIO_32_WO
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+
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+#define REG_GPIO_PAT1_SET(_n1)  jz_reg(GPIO_PAT1_SET(_n1))
+#define JA_GPIO_PAT1_SET(_n1)   (JA_GPIO_PAT1(_n1) + 0x4)
+#define JT_GPIO_PAT1_SET(_n1)   JIO_32_WO
+#define JN_GPIO_PAT1_SET(_n1)   GPIO_PAT1
+#define JI_GPIO_PAT1_SET(_n1)   (_n1)
+#define REG_GPIO_PAT1_CLR(_n1)  jz_reg(GPIO_PAT1_CLR(_n1))
+#define JA_GPIO_PAT1_CLR(_n1)   (JA_GPIO_PAT1(_n1) + 0x8)
+#define JT_GPIO_PAT1_CLR(_n1)   JIO_32_WO
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+
+#define REG_GPIO_PAT0(_n1)      jz_reg(GPIO_PAT0(_n1))
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+#define REG_GPIO_PAT0_SET(_n1)  jz_reg(GPIO_PAT0_SET(_n1))
+#define JA_GPIO_PAT0_SET(_n1)   (JA_GPIO_PAT0(_n1) + 0x4)
+#define JT_GPIO_PAT0_SET(_n1)   JIO_32_WO
+#define JN_GPIO_PAT0_SET(_n1)   GPIO_PAT0
+#define JI_GPIO_PAT0_SET(_n1)   (_n1)
+#define REG_GPIO_PAT0_CLR(_n1)  jz_reg(GPIO_PAT0_CLR(_n1))
+#define JA_GPIO_PAT0_CLR(_n1)   (JA_GPIO_PAT0(_n1) + 0x8)
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+
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+
+#define REG_GPIO_Z_GID2LD   jz_reg(GPIO_Z_GID2LD)
+#define JA_GPIO_Z_GID2LD    (0xb0010000 + 0x7f0)
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+
+#endif /* __HEADERGEN_GPIO_H__*/