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diff --git a/firmware/export/dm320.h b/firmware/export/dm320.h
new file mode 100644
index 0000000000..5e164cff57
--- /dev/null
+++ b/firmware/export/dm320.h
@@ -0,0 +1,704 @@
+/***************************************************************************
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+ *   Open      \______   \ ____   ____ |  | _\_ |__   _______  ___
+ *   Source     |       _//  _ \_/ ___\|  |/ /| __ \ /  _ \  \/  /
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+ * $Id: $
+ *
+ * Copyright (C) 2007 by Karl Kurbjun
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+ * All files in this archive are subject to the GNU General Public License.
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+ * This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY
+ * KIND, either express or implied.
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+ ****************************************************************************/
+/** All register offset definitions for the TI DM320
+ * Taken from: http://svn.neurostechnology.com/filedetails.php?repname=neuros-bsp&path=%2Ftrunk%2Fkernels%2Flinux-2.6.15%2Finclude%2Fasm-arm%2Farch-ntosd-dm320%2Fio_registers.h&rev=0&sc=0
+ */
+#ifndef __DM320_H__
+#define __DM320_H__
+#define FRAME ((short *) (0x4470000))
+#define PHY_IO_BASE 0x00030000
+/* Timer 0-3 */
+#define IO_TIMER0_TMMD            0x0000
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+#define IO_TIMER3_TMCNT           0x018A
+/* Serial 0/1 */
+#define IO_SERIAL0_TX_DATA        0x0200
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+/* UART 0/1 */
+#define IO_UART0_DTRR             0x0300
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+#define IO_UART1_RFCR             0x0386
+#define IO_UART1_TFCR             0x0388
+#define IO_UART1_LCR              0x038A
+#define IO_UART1_SR               0x038C
+/* Watchdog Timer */
+#define IO_WATCHDOG_MODE          0x0400
+#define IO_WATCHDOG_RESET         0x0402
+#define IO_WATCHDOG_PRESCALAR     0x0404
+#define IO_WATCHDOG_DIVISOR       0x0406
+#define IO_WATCHDOG_EXT_RESET     0x0408
+/* MMC/SD Controller */
+#define IO_MMC_CONTROL            0x0480
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+#define IO_MMC_READ_TIMEOUT       0x048C
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+#define IO_MMC_RX_DATA            0x0494
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+#define IO_MMC_RESPONSE2          0x04A2
+#define IO_MMC_RESPONSE3          0x04A4
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+#define IO_SDIO_INT_ENABLE        0x04CE
+#define IO_SDIO_INT_STATUS        0x04D0
+/* Interrupt Controller */
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+#define IO_INTC_FIQ_LOCK_ADDR0    0x0514
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+#define IO_INTC_IRQENTRY0         0x0518
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+/* GIO Controller */
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+/* DSP Controller */
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+/* OSD Controller */
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+#define IO_OSD_W1BMP67                    0x06E6
+#define IO_OSD_W1BMP89                    0x06E8
+#define IO_OSD_W1BMPAB                    0x06EA
+#define IO_OSD_W1BMPCD                    0x06EC
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+#define IO_OSD_MISCCTL                    0x06F4
+#define IO_OSD_CLUTRAMYCB                 0x06F6
+#define IO_OSD_CLUTRAMCR                  0x06F8
+#define IO_OSD_PPWIN0ADH                  0x06FC
+#define IO_OSD_PPWIN0ADL                  0x06FE
+/* CCD Controller */
+#define IO_CCD_SYNCEN             0x0700
+#define IO_CCD_MODESET            0x0702
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+#define IO_CCD_LPFR               0x070A
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+#define IO_CCD_NPH                0x070E
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+#define IO_CCD_SLV1               0x0712
+#define IO_CCD_NLV                0x0714
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+#define IO_CCD_HSIZE              0x071A
+#define IO_CCD_SDOFST             0x071C
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+#define IO_CCD_STADRL             0x0720
+#define IO_CCD_CLAMP              0x0722
+#define IO_CCD_DCSUB              0x0724
+#define IO_CCD_COLPTN             0x0726
+#define IO_CCD_BLKCMP0            0x0728
+#define IO_CCD_BLKCMP1            0x072A
+#define IO_CCD_MEDFILT            0x072C
+#define IO_CCD_RYEGAN             0x072E /* this is kept on the odd chance that some code is using the misspelled reg */
+#define IO_CCD_RYEGAIN            0x072E
+#define IO_CCD_GRCYGAIN           0x0730
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+/* NTSC/PAL Encoder */
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+/* Clock Controller */
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+/* Bus Controller */
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+/* SDRAM Controller */
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+/* EMIF Controller */
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+/* Preivew Engine */
+#define IO_PREV_ENG_PVEN          0x0A80
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+#define IO_PREV_ENG_WADRL         0x0A8A
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+#define IO_PREV_ENG_CSUP1         0x0AD4
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+#define IO_PREV_ENG_TABLE_DATA    0x0ADC
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+#define IO_PREV_ENG_HG_R1_HSIZE   0x0AEA
+#define IO_PREV_ENG_HG_R1_VSTART  0x0AEC
+#define IO_PREV_ENG_HG_R1_VSIZE   0x0AEE
+#define IO_PREV_ENG_HG_R2_HSTART  0x0AF0
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+#define IO_PREV_ENG_HG_R3_VSTART  0x0AFC
+#define IO_PREV_ENG_HG_R3_VSIZE   0x0AFE
+#define IO_PREV_ENG_HG_ADDR       0x0B00
+#define IO_PREV_ENG_HG_DATA       0x0B02
+/* H3A Hardware */
+#define IO_H3A_H3ACTRL            0x0B80
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+#define IO_H3A_AFPAX2             0x0B86
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+#define IO_H3A_AFIRSH             0x0B8C
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+#define IO_H3A_AFCOEFF22          0x0BB0
+#define IO_H3A_AFCOEFF23          0x0BB2
+#define IO_H3A_AFCOEFF24          0x0BB4
+#define IO_H3A_AFCOEFF25          0x0BB6
+#define IO_H3A_AFCOEFF26          0x0BB8
+#define IO_H3A_AFCOEFF27          0x0BBA
+#define IO_H3A_AFCOEFF28          0x0BBC
+#define IO_H3A_AFCOEFF29          0x0BBE
+#define IO_H3A_AFCOEFF210         0x0BC0
+#define IO_H3A_AEWCTRL            0x0BC2
+#define IO_H3A_AEWWIN1            0x0BC4
+#define IO_H3A_AEWWIN2            0x0BC6
+#define IO_H3A_AEWWIN3            0x0BC8
+#define IO_H3A_AEWWIN4            0x0BCA
+#define IO_H3A_AEWWIN5            0x0BCC
+#define IO_H3A_AEWSDRA1           0x0BCE
+#define IO_H3A_AEWSDRA2           0x0BD0
+#define IO_H3A_AEWSDRFLG          0x0BD2
+/* Reserved 0x0C00 - 0x0CCFF */
+/* Memory Stick Controller : */
+#define IO_MEM_STICK_MODE       0x0C80
+#define IO_MEM_STICK_CMD        0x0C82
+#define IO_MEM_STICK_DATA       0x0C84
+#define IO_MEM_STICK_STATUS     0x0C86
+#define IO_MEM_STICK_SYS        0x0C88
+#define IO_MEM_STICK_ENDIAN     0x0C8A
+#define IO_MEM_STICK_INT_STATUS 0x0C8C
+#define IO_MEM_STICK_DMA_TRG    0x0C8E
+#define IO_MEM_STICK_DMA_MODE   0x0C90
+#define IO_MEM_STICK_SDRAM_ADDL 0x0C92
+#define IO_MEM_STICK_SDRAM_ADDH 0x0C94
+#define IO_MEM_STICK_DMA_STATUS 0x0C96
+/* ATM : WBB Need to find these Register values */
+#define IO_ATM_                   0x0D00
+/* I2C */
+#define IO_I2C_TXDATA             0x0D80
+#define IO_I2C_RXDATA             0x0D82
+#define IO_I2C_SCS                0x0D84
+/* Taken from linux/include/asm-arm/arch-itdm320/irqs.h
+ *
+ *  Copyright (C) 1999 ARM Limited
+ *  Copyright (C) 2004 Ingenient Technologies
+ */
+/*
+ *  Interrupt numbers
+ */
+#define IRQ_TIMER0     0
+#define IRQ_TIMER1     1
+#define IRQ_TIMER2     2
+#define IRQ_TIMER3     3
+#define IRQ_CCD_VD0    4
+#define IRQ_CCD_VD1    5
+#define IRQ_CCD_WEN    6
+#define IRQ_VENC       7
+#define IRQ_SERIAL0    8
+#define IRQ_SERIAL1    9
+#define IRQ_EXT_HOST   10
+#define IRQ_DSPHINT    11
+#define IRQ_UART0      12
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+#define IRQ_USB_DMA    14
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+#define IRQ_SD_MMC     19
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+#define IRQ_PREVIEW0   37
+#define IRQ_PREVIEW1   38
+#define IRQ_WATCHDOG   39
+#define IRQ_I2C        40
+#define IRQ_CLKC       41
+/* Embedded Debugging Interrupts */
+#define IRQ_ICE        42
+#define IRQ_ARMCOM_RX  43
+#define IRQ_ARMCOM_TX  44
+#define IRQ_RESERVED   45
+#define NR_IRQS        46
+#endif